一、背景

隨著電子器件朝著小型化、便攜化方向發(fā)展，電子器件的組裝也越來越集約化。撓性線路板，由于其具有體積小、重量輕、線路密度高等優(yōu)點(diǎn)，逐漸地取代了傳統(tǒng)導(dǎo)線在電子器件組裝的作用。從近幾年來，撓性線路板（FPC）占印制線路板（PCB）市場份額從不足10 %提高至20 %以上，也證明了FPC市場需求的發(fā)展。

FPC作為電子器件中的連接線，主要是起到導(dǎo)通電流和傳輸信號的作用。當(dāng)信號傳輸線分布在FPC最外層時，為了避免信號傳輸過程受到電磁干擾而引起信號失真，F(xiàn)PC在壓合覆蓋膜后會再壓合一層導(dǎo)電層（電磁屏蔽膜），起到屏蔽外面電磁干擾的作用。其中最常見的是數(shù)碼相機(jī)中作為圖像信號傳輸?shù)腇PC。作為傳輸線的FPC通常有著特殊的阻抗要求，但壓合電磁屏蔽膜后的FPC結(jié)構(gòu)出現(xiàn)變化，其阻抗計算方式也需要進(jìn)行修正。因此，本文通過FPC壓合電磁屏蔽膜后的阻抗變化研究，修正其阻抗計算方式，為FPC壓合電磁屏蔽工程設(shè)計時提供參考。

二、試驗設(shè)計

1.試驗材料

PI基無膠板材：PI厚 2 mil，銅厚0.5/0.5 OZ；

覆蓋膜：PI厚 0.5~2 mil，膠厚25~35 µm；

電磁屏蔽膜：導(dǎo)電膠厚 10 um，PI厚 6-10 µm。

試驗、測試設(shè)備及條件

快壓機(jī)、網(wǎng)絡(luò)分析儀。

2.試板疊層

在撓性板上依次壓合覆蓋膜、電磁屏蔽膜

3.試驗參數(shù)

3.結(jié)果與討論

撓性板阻抗的變化

壓合電磁屏蔽膜的撓性板一般為雙面板，頂層分布信號傳輸線路，底層為接地層。實驗采用了雙面撓性板結(jié)構(gòu)，以蝕刻后的線路阻抗為基準(zhǔn)，分別設(shè)計了單端線路25~50 Ohm和差分線路50~100 Ohm，依次在線路蝕刻后、壓合CVL后、壓屏蔽膜后測試線路的阻抗值，結(jié)果如表1所示。

從表1可以看出，在線路蝕刻后，實測阻抗線的阻抗值與設(shè)計值僅有0.5~3.0 Ohm的偏差。從偏差的百分比來看，所有阻抗線的阻抗值與設(shè)計值的偏差于小于5 %。對于雙面撓性板而言，其基材與面銅的厚度相對穩(wěn)定。因此，可以說通過蝕刻過程對線寬的控制以達(dá)到對線路阻抗的精確控制。

從不同流程后的線路阻抗對比上可以看出，在蝕刻后的線路上依次壓合CVL、電磁屏蔽膜后其阻抗值均呈現(xiàn)下降，如表2所示。

從表2可以看出，對比雙面撓性板分別在壓合CVL后和壓合電磁屏蔽膜后的阻抗變化量，壓合CVL后的阻抗減少量遠(yuǎn)小于壓合電磁屏蔽膜后的阻抗減少量?？梢姡瑝汉想姶牌帘文ず蟮淖杩褂嬎隳Ｊ讲煌趬汉螩VL的。因此，需要對壓合電磁屏蔽膜后的撓性板阻抗計算方式進(jìn)行確認(rèn)。

4.不同阻抗計算模型對比

目前，撓性板壓合CVL的阻抗計算主要是采用圖1中模式A進(jìn)行計算，將CVL當(dāng)作線路上的介質(zhì)層。結(jié)合以往的研究經(jīng)驗，采用純膠層介電常數(shù)為2.0，PI層介電常數(shù)為2.7，通過實際測量的線寬/線距，可計算出雙面撓性板壓合CVL后的理論阻抗，并與實際測試的阻抗作對比，結(jié)果如表3所示。

從表3可以看出，壓合CVL后的撓性板理論阻抗值與實際測量值非常接近，兩者的偏差均在1%以內(nèi)。由此可見，采用圖1中的模式A可以很好地模擬撓性板壓合CVL的理論阻抗。

對于撓性板壓合電磁屏蔽膜后的理論阻抗計算，目前存在著兩種方式：一是將電磁屏蔽膜當(dāng)成一層介質(zhì)層，即采用圖1中模式A進(jìn)行計算，這種模式將雙面撓性板的線路視為外層微帶線的結(jié)構(gòu)；二是將電磁屏蔽膜的導(dǎo)電層當(dāng)作成一層銅皮，即采用圖1中模式B進(jìn)行計算，這種模式將雙面撓性板的線路視為內(nèi)層帶狀線的結(jié)構(gòu)。將供應(yīng)商所提供的電磁屏蔽膜介電常數(shù)68.3、純膠層介電常數(shù)為2.0和PI層介電常數(shù)為2.7，分別采用圖1中的模式A和模式B并根據(jù)實測的線寬線距進(jìn)行理論阻抗計算，結(jié)果如表4所示。

從表4可以看出，采用外層微帶線的模式A結(jié)構(gòu)進(jìn)行壓合電磁屏蔽膜的雙面撓性板理論阻抗計算時，理論阻抗與實測阻抗存在著8.81~36.10 %的偏差。而采用內(nèi)層帶狀線的模式B結(jié)構(gòu)進(jìn)行壓合電磁屏蔽膜的雙面撓性板理論阻抗計算成本時，理論阻抗與實測阻抗之間的偏差均在4 %以內(nèi)。比起模式A，采用模式B計算雙面撓性板壓合電磁屏蔽后的理論阻抗更加準(zhǔn)確。由此可見，雙面撓性板壓合電磁屏蔽后的理論阻抗應(yīng)當(dāng)采用內(nèi)層帶狀線的結(jié)構(gòu)，將電磁屏蔽膜視為一層銅箔。

5.覆蓋膜PI/膠厚對阻抗的影響

當(dāng)雙面撓性板壓合電磁屏蔽膜采用內(nèi)層帶狀線的結(jié)構(gòu)進(jìn)行理論阻抗計算，覆蓋膜則成了雙面撓性板線路上的介質(zhì)層。而從以往的研究經(jīng)驗可知，為了使得雙面撓性板的理論阻抗更值接近實際測量阻抗值，我們將覆蓋膜的PI與純膠分別作為不同的介質(zhì)進(jìn)行區(qū)分。因此，覆蓋膜PI厚度或純膠厚度的變化也會影響到撓性板的阻抗變化。實驗分別對比了在CVL中0.5~2.0mil的PI厚度和15~35µm的純膠厚度，結(jié)果如表5-6所示。

從表5可以看出，阻抗理論值1是統(tǒng)一采用PI介電常數(shù)為2.7進(jìn)行計算的，0.5 mil和2 mil厚PI的理論值與阻抗實測值的偏差均超過了5%。而根據(jù)PI的厚度對PI的介電常數(shù)進(jìn)行調(diào)整，分別調(diào)整為0.5 mil厚PI的介電常數(shù)為2.5、2.0 mil厚PI的介電常數(shù)為3.1，所計算出的阻抗理論值2與實測值偏差均小3 %。因此，需要針對不同CVL的PI厚度對其介電常數(shù)進(jìn)行調(diào)整。

而從表6中CVL的不同純膠厚度對比可以看出，純膠按介電常數(shù)2.0進(jìn)行計算所得的阻抗理論值與實測值偏差均小于2.5 %。也即是說，CVL的純膠可以按統(tǒng)一的介電常數(shù)進(jìn)行計算。

為了驗證以上分析過程中正確性，實驗采用了不同CVL的PI厚度和純膠厚度，分別測試的實際阻抗值與理論阻抗值，結(jié)果如表7所示。從表7中可以看出壓合電磁屏蔽膜的撓性板其阻抗實測值與理論值偏差均小于5 %，即通過以上的分析可以正確地預(yù)估壓合電磁屏蔽膜撓性板的理論阻抗值。

三、結(jié)論

通過以上的分析可以得到以下幾點(diǎn)結(jié)論：

對于撓性板壓合電磁屏蔽膜來說，阻抗值計算可采用內(nèi)層帶狀線結(jié)構(gòu)的計算方式進(jìn)行；

CVL的PI介電常數(shù)需要根據(jù)厚度進(jìn)行調(diào)整。