一、背景

隨著電子器件朝著小型化、便攜化方向發(fā)展，電子器件的組裝也越來(lái)越集約化。撓性線路板，由于其具有體積小、重量輕、線路密度高等優(yōu)點(diǎn)，逐漸地取代了傳統(tǒng)導(dǎo)線在電子器件組裝的作用。從近幾年來(lái)，撓性線路板（FPC）占印制線路板（PCB）市場(chǎng)份額從不足10 %提高至20 %以上，也證明了FPC市場(chǎng)需求的發(fā)展。

FPC作為電子器件中的連接線，主要是起到導(dǎo)通電流和傳輸信號(hào)的作用。當(dāng)信號(hào)傳輸線分布在FPC最外層時(shí)，為了避免信號(hào)傳輸過(guò)程受到電磁干擾而引起信號(hào)失真，F(xiàn)PC在壓合覆蓋膜后會(huì)再壓合一層導(dǎo)電層（電磁屏蔽膜），起到屏蔽外面電磁干擾的作用。其中最常見(jiàn)的是數(shù)碼相機(jī)中作為圖像信號(hào)傳輸?shù)腇PC。作為傳輸線的FPC通常有著特殊的阻抗要求，但壓合電磁屏蔽膜后的FPC結(jié)構(gòu)出現(xiàn)變化，其阻抗計(jì)算方式也需要進(jìn)行修正。因此，本文通過(guò)FPC壓合電磁屏蔽膜后的阻抗變化研究，修正其阻抗計(jì)算方式，為FPC壓合電磁屏蔽工程設(shè)計(jì)時(shí)提供參考。

二、試驗(yàn)設(shè)計(jì)

1.試驗(yàn)材料

PI基無(wú)膠板材：PI厚 2 mil，銅厚0.5/0.5 OZ；

覆蓋膜：PI厚 0.5~2 mil，膠厚25~35 µm；

電磁屏蔽膜：導(dǎo)電膠厚 10 um，PI厚 6-10 µm。

試驗(yàn)、測(cè)試設(shè)備及條件

快壓機(jī)、網(wǎng)絡(luò)分析儀。

2.試板疊層

在撓性板上依次壓合覆蓋膜、電磁屏蔽膜

3.試驗(yàn)參數(shù)

3.結(jié)果與討論

撓性板阻抗的變化

壓合電磁屏蔽膜的撓性板一般為雙面板，頂層分布信號(hào)傳輸線路，底層為接地層。實(shí)驗(yàn)采用了雙面撓性板結(jié)構(gòu)，以蝕刻后的線路阻抗為基準(zhǔn)，分別設(shè)計(jì)了單端線路25~50 Ohm和差分線路50~100 Ohm，依次在線路蝕刻后、壓合CVL后、壓屏蔽膜后測(cè)試線路的阻抗值，結(jié)果如表1所示。

從表1可以看出，在線路蝕刻后，實(shí)測(cè)阻抗線的阻抗值與設(shè)計(jì)值僅有0.5~3.0 Ohm的偏差。從偏差的百分比來(lái)看，所有阻抗線的阻抗值與設(shè)計(jì)值的偏差于小于5 %。對(duì)于雙面撓性板而言，其基材與面銅的厚度相對(duì)穩(wěn)定。因此，可以說(shuō)通過(guò)蝕刻過(guò)程對(duì)線寬的控制以達(dá)到對(duì)線路阻抗的精確控制。

從不同流程后的線路阻抗對(duì)比上可以看出，在蝕刻后的線路上依次壓合CVL、電磁屏蔽膜后其阻抗值均呈現(xiàn)下降，如表2所示。

從表2可以看出，對(duì)比雙面撓性板分別在壓合CVL后和壓合電磁屏蔽膜后的阻抗變化量，壓合CVL后的阻抗減少量遠(yuǎn)小于壓合電磁屏蔽膜后的阻抗減少量?？梢?jiàn)，壓合電磁屏蔽膜后的阻抗計(jì)算模式不同于壓合CVL的。因此，需要對(duì)壓合電磁屏蔽膜后的撓性板阻抗計(jì)算方式進(jìn)行確認(rèn)。

4.不同阻抗計(jì)算模型對(duì)比

目前，撓性板壓合CVL的阻抗計(jì)算主要是采用圖1中模式A進(jìn)行計(jì)算，將CVL當(dāng)作線路上的介質(zhì)層。結(jié)合以往的研究經(jīng)驗(yàn)，采用純膠層介電常數(shù)為2.0，PI層介電常數(shù)為2.7，通過(guò)實(shí)際測(cè)量的線寬/線距，可計(jì)算出雙面撓性板壓合CVL后的理論阻抗，并與實(shí)際測(cè)試的阻抗作對(duì)比，結(jié)果如表3所示。

從表3可以看出，壓合CVL后的撓性板理論阻抗值與實(shí)際測(cè)量值非常接近，兩者的偏差均在1%以內(nèi)。由此可見(jiàn)，采用圖1中的模式A可以很好地模擬撓性板壓合CVL的理論阻抗。

對(duì)于撓性板壓合電磁屏蔽膜后的理論阻抗計(jì)算，目前存在著兩種方式：一是將電磁屏蔽膜當(dāng)成一層介質(zhì)層，即采用圖1中模式A進(jìn)行計(jì)算，這種模式將雙面撓性板的線路視為外層微帶線的結(jié)構(gòu)；二是將電磁屏蔽膜的導(dǎo)電層當(dāng)作成一層銅皮，即采用圖1中模式B進(jìn)行計(jì)算，這種模式將雙面撓性板的線路視為內(nèi)層帶狀線的結(jié)構(gòu)。將供應(yīng)商所提供的電磁屏蔽膜介電常數(shù)68.3、純膠層介電常數(shù)為2.0和PI層介電常數(shù)為2.7，分別采用圖1中的模式A和模式B并根據(jù)實(shí)測(cè)的線寬線距進(jìn)行理論阻抗計(jì)算，結(jié)果如表4所示。

從表4可以看出，采用外層微帶線的模式A結(jié)構(gòu)進(jìn)行壓合電磁屏蔽膜的雙面撓性板理論阻抗計(jì)算時(shí)，理論阻抗與實(shí)測(cè)阻抗存在著8.81~36.10 %的偏差。而采用內(nèi)層帶狀線的模式B結(jié)構(gòu)進(jìn)行壓合電磁屏蔽膜的雙面撓性板理論阻抗計(jì)算成本時(shí)，理論阻抗與實(shí)測(cè)阻抗之間的偏差均在4 %以內(nèi)。比起模式A，采用模式B計(jì)算雙面撓性板壓合電磁屏蔽后的理論阻抗更加準(zhǔn)確。由此可見(jiàn)，雙面撓性板壓合電磁屏蔽后的理論阻抗應(yīng)當(dāng)采用內(nèi)層帶狀線的結(jié)構(gòu)，將電磁屏蔽膜視為一層銅箔。

5.覆蓋膜PI/膠厚對(duì)阻抗的影響

當(dāng)雙面撓性板壓合電磁屏蔽膜采用內(nèi)層帶狀線的結(jié)構(gòu)進(jìn)行理論阻抗計(jì)算，覆蓋膜則成了雙面撓性板線路上的介質(zhì)層。而從以往的研究經(jīng)驗(yàn)可知，為了使得雙面撓性板的理論阻抗更值接近實(shí)際測(cè)量阻抗值，我們將覆蓋膜的PI與純膠分別作為不同的介質(zhì)進(jìn)行區(qū)分。因此，覆蓋膜PI厚度或純膠厚度的變化也會(huì)影響到撓性板的阻抗變化。實(shí)驗(yàn)分別對(duì)比了在CVL中0.5~2.0mil的PI厚度和15~35µm的純膠厚度，結(jié)果如表5-6所示。

從表5可以看出，阻抗理論值1是統(tǒng)一采用PI介電常數(shù)為2.7進(jìn)行計(jì)算的，0.5 mil和2 mil厚PI的理論值與阻抗實(shí)測(cè)值的偏差均超過(guò)了5%。而根據(jù)PI的厚度對(duì)PI的介電常數(shù)進(jìn)行調(diào)整，分別調(diào)整為0.5 mil厚PI的介電常數(shù)為2.5、2.0 mil厚PI的介電常數(shù)為3.1，所計(jì)算出的阻抗理論值2與實(shí)測(cè)值偏差均小3 %。因此，需要針對(duì)不同CVL的PI厚度對(duì)其介電常數(shù)進(jìn)行調(diào)整。

而從表6中CVL的不同純膠厚度對(duì)比可以看出，純膠按介電常數(shù)2.0進(jìn)行計(jì)算所得的阻抗理論值與實(shí)測(cè)值偏差均小于2.5 %。也即是說(shuō)，CVL的純膠可以按統(tǒng)一的介電常數(shù)進(jìn)行計(jì)算。

為了驗(yàn)證以上分析過(guò)程中正確性，實(shí)驗(yàn)采用了不同CVL的PI厚度和純膠厚度，分別測(cè)試的實(shí)際阻抗值與理論阻抗值，結(jié)果如表7所示。從表7中可以看出壓合電磁屏蔽膜的撓性板其阻抗實(shí)測(cè)值與理論值偏差均小于5 %，即通過(guò)以上的分析可以正確地預(yù)估壓合電磁屏蔽膜撓性板的理論阻抗值。

三、結(jié)論

通過(guò)以上的分析可以得到以下幾點(diǎn)結(jié)論：

對(duì)于撓性板壓合電磁屏蔽膜來(lái)說(shuō)，阻抗值計(jì)算可采用內(nèi)層帶狀線結(jié)構(gòu)的計(jì)算方式進(jìn)行；

CVL的PI介電常數(shù)需要根據(jù)厚度進(jìn)行調(diào)整。

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